AMD bereitet sich darauf vor, seine EPYC-Prozessoren der sechsten Generation, die "Venice" genannt werden, im Jahr 2026 vorzustellen. Diese künftigen Prozessoren nutzen die innovativen Zen 6 und Zen 6C-Kernarchitekturen von AMD, die mit der modernsten 2nm-Verfahrenstechnologie von TSMC hergestellt werden. Diese Fortschritte werden voraussichtlich erhebliche Verbesserungen in Bezug auf die Anzahl der Kerne, die Cache-Kapazität und die Energieeffizienz bringen, um eine Reihe von Anwendungen in den Bereichen Cloud Computing, künstliche Intelligenz und Unternehmenslösungen gerecht zu werden.

Die Venice-Serie bietet zwei unterschiedliche Kernarchitekturen: den Standard-Zen 6 und den spezialisierteren Zen 6C. Die Zen 6-Kerne sind für hohe Leistungsanforderungen optimiert und fokussieren auf Single-Thread-Leistung und -Frequenz, während Zen 6C für thread-intensive, multicore-Aufgaben ausgelegt ist. Das Spitzenmodell umfasst voraussichtlich 256 Zen 6C-Kerne mit 512 Threads, was eine beeindruckende Steigerung von 33% in der Kernanzahl im Vergleich zum bisherigen Höchstwert von 192 Zen 5C-Kernen der fünften Generation EPYC Turin darstellt. Im Gegensatz dazu wird die Standard-Version des Zen 6 bis zu 96 Kerne und 192 Threads beherbergen, was dem Zen-5-Modell aus Turin entspricht, aber mit erheblich verbesserter Leistung und Effizienz dank der neuen Architektur und Prozess ermöglicht wird.

Der als Multi-Chip-Modul (MCM) gestaltete Prozessor kann bis zu acht Rechenchips (CCDs) aufnehmen, die jeweils 12 oder mehr Zen 6-Kerne integrieren. Jedes CCD ist mit einem beachtlichen 128 MB Level 3 Cache (L3) ausgestattet, was den maximalen 64 MB pro CCD in Turin verdoppelt und insgesamt 1024 MB Cache bietet. Diese Architektur beschleunigt Speicherzugriffsgeschwindigkeiten erheblich und kommt insbesondere speicherintensiven Workloads wie Datenbankverwaltung und maschinellem Lernen zugute. Zen 6C-Kerne verfügen über etwa 2 MB L3-Cache pro Kern, was die Cache-Effizienz für anspruchsvolle Anwendungen maximiert, während Zen 6-Kerne höhere Single-Core-Cache-Verhältnisse bieten, um hohe Frequenzen und komplexe Rechenaufgaben zu unterstützen.

Die Venice-Serie unterstützt neue SP7- und SP8-Sockelplattformen. SP7 ist für High-End-Dual-Socket-Server konzipiert, die bis zu 256 Zen 6C-Kerne mit einer thermischen Leistung (TDP) von bis zu 600 W aufnehmen können, eine 50%ige Steigerung gegenüber Turins 400 W, was den höheren Kerndichte- und Leistungsbedarf reflektiert. Der SP8 hingegen ist für Single- und Einsteiger-Server mit maximal 128 Zen 6C-Kernen und einer TDP von 350 bis 400 W gedacht, was Leistung und Energieeffizienz in Einklang bringt. Die SP7-Plattform unterstützt 16-Kanal-DDR5-Speicher, während die SP8 12-Kanal-Speicher nutzt, um einen hohen Bandbreitenzugriff zu gewährleisten, um einer Vielzahl von Rechenzentrumsanforderungen gerecht zu werden. Zudem unterstützt Venice PCIe 5.0 und CXL 2.0 für verbesserte E/A-Leistung und Speicherskalierbarkeit.

Der 2-nm-Fertigungsprozess (N2) von TSMC mit NanoSheet-Technologie ermöglicht überlegene Energieeffizienz, indem er entweder die Leistung um etwa 15% steigert oder den Stromverbrauch um 25% senkt im Vergleich zum 3-nm-Prozess. In Kombination mit der Zen 6-Architektur erhöht dieser Prozess die Instruction Per Clock (IPC)-Rate des Prozessors für Unternehmens- und Cloud-Workloads um geschätzte 10 bis 15 Prozent, was bei High-Performance-Computing (HPC) und KI-Aufgaben sogar noch größere Vorteile bringen kann, je nach Optimierung. Darüber hinaus erhöht der 2-nm-Prozess die Transistordichte, was eine höhere Kernintegration und kleinere Die-Größen ermöglicht und somit die Produktionskosten senkt.

Die Venice-Prozessoren werden in einer Vielzahl von Konfigurationen von 8 bis 256 Kernen erhältlich sein und den unterschiedlichen Bedürfnissen von Edge Computing bis hin zu HyperScale-Rechenzentren gerecht werden. Das Spitzenmodell EPYC 9006 (Zen 6C) mit 256 Kernen und 512 Threads ist für Virtualisierung, Containerisierung und KI-Training optimiert; Mid-Level-Modelle könnten 64 oder 96 Kerne bereitstellen, die auf Datenbanken und Unternehmensanwendungen ausgerichtet sind; und Einstiegsmodelle sind für Telekommunikations- und Embedded-Systeme entwickelt. AMD wird auch weiterhin die Infinity Fabric Interconnect-Architektur nutzen, um eine Kommunikation mit hoher Bandbreite und geringer Latenz zwischen Chips und Prozessoren zu gewährleisten und die Skalierbarkeit von Multiplex-Systemen zu verbessern.

Im Vergleich zu seinem Vorgänger legt Venice einen verstärkten Fokus auf Modularität und architektonische Flexibilität. Während das 8-CCD-Layout eine Reduzierung von Turins Maximum von 16 CCDs darstellt, resultiert dies tatsächlich in einem Leistungsschub aufgrund der erhöhten Cache-Kapazität und optimierten Kerndesigns. AMD könnte außerdem einen neuen Branch Predictor und einen Instruction Prefetching-Mechanismus einführen, um die Latenz weiter zu minimieren und die Ausführungseffizienz für komplexe Workloads zu verbessern. Darüber hinaus wird der Prozessor umfassende Unterstützung für den AVX-512-Befehlssatz beibehalten, was die Fähigkeiten in KI und wissenschaftlichem Rechnen weiter verbessert.

Seit seiner Gründung im Jahr 2017 hat AMDs EPYC-Linie ihren Marktanteil von 2% im Jahr 2018 auf beeindruckende 34% im Jahr 2024 gesteigert, angetrieben durch hohe Kernezahlen, geringen Stromverbrauch und Kosteneffizienz. Die Veröffentlichung von Venice soll AMDs wettbewerbsfähige Position auf dem Servermarkt gegenüber Intels Xeon-Linie weiter stärken. Intel plant noch in diesem Jahr die Einführung der Diamond Rapids-Prozessoren auf Basis der Panther Cove-X-Architektur, die möglicherweise bis zu 200 Kerne umfassen, doch AMDs Fortschritte in der Prozesstechnologie und Cache-Kapazität könnten ihm einen Vorteil bezüglich Energieeffizienz und Multi-Thread-Leistung verschaffen.

Derzeit befindet sich Venice in der Produktionsvalidierung. Die Zusammenarbeit von AMD mit TSMC ist entscheidend, um eine stabile Volumenproduktion des 2-nm-Prozesses zu gewährleisten, wobei die ersten Chips für die Herstellung in TSMCs Fab 21 in Arizona geplant sind. In den kommenden Monaten könnte AMD zusätzliche SKU-Spezifikationen und Leistungsmetriken veröffentlichen, um Rechenzentrumkunden einen klaren Upgrade-Pfad zu bieten. Die Einführung von Venice spiegelt nicht nur die kontinuierliche Innovation von AMD im High-Performance-Computing wider, sondern zielt darauf ab, Rechenzentren in Richtung höherer Effizienz und Rechendichte zu leiten.