Actualmente es un año sabático para los nuevos productos, sin embargo, el revuelo en línea que rodea al procesador de escritorio Nova Lake-S se está intensificando. Es probable que esta generación surja bajo el apodo de "Core Ultra 400", con un lanzamiento esperado a finales de este año o principios del próximo. El mercado de bricolaje ha sido crítico con el rendimiento de los juegos de Arrow Lake, especialmente observando problemas con la latencia y la estructura de caché. Las transformaciones centrales en Nova Lake parecen abordar directamente estas preocupaciones.

Informes recientes introducen un diseño denominado bLLC (big Last Level Cache). A diferencia de la V-Cache 3D de AMD, bLLC no es una estructura apilada, sino que se integra directamente en el mosaico de cómputo. HXL (@9550pro) ofrece una comparación sencilla: una celda de computación estándar ocupa aproximadamente 110 milímetros cuadrados, mientras que la versión bLLC se extiende a unos 150 milímetros cuadrados, lo que indica un aumento significativo atribuible a la extensa matriz de caché.

Las características físicas de las cachés L3 requieren esta expansión del área, ya que la SRAM consume inherentemente espacio. Las cachés de alta capacidad aumentan directamente tanto el recuento de transistores como el área de silicio. A diferencia de las soluciones apiladas, la integración planar significa que la caché y el núcleo comparten el mismo nodo de proceso y capa de cableado, presentando nuevas consideraciones para la densidad térmica y la integridad de la señal. A 110 mm², una baldosa de computación no es particularmente pequeña; escalar hasta 150 mm² hace que una sola baldosa de computación sea comparable a un SoC móvil Tiger Lake entero.

Este aumento en el área impacta más que los costos. Las fichas más grandes disminuyen la probabilidad de producir una sola ficha. A pesar de los avances en la densidad de los defectos de proceso, el área sigue siendo un factor de riesgo crucial. Si las versiones bLLC dominan sobre los modelos de gama alta, la utilización de obleas y los costos de embalaje podrían aumentar significativamente. Nova Lake aprovecha Foveros Advanced para el embalaje multi-tile, apilar mosaicos SoC, unidades de E/S y unidades GPU Xe3P sobre unidades de computación. Incluso a 150 mm², las baldosas de cálculo son solo parte de la ecuación.

La dirección de expansión de la caché no es singular. Los rumores sugieren que Nova Lake podría compartir 4 MB de caché L2 para cada par de núcleos P, mientras que se proyecta que el Zen 6 de AMD aumentará el L2 de un solo núcleo a 2 MB. Ambas estrategias apuntan a expandir las cachés de L2, aliviando cierta presión de acceso, aunque las cargas de juegos son más sensibles a la capacidad y la latencia de la caché de último nivel. Al expandir el L3 por tres o cuatro veces, Intel está esencialmente intercambiando el área de silicio por una latencia mejorada.

En contraste, se rumorea que la unidad de computación Zen 6 de AMD cubre aproximadamente 76 milímetros cuadrados, con números de núcleos más altos junto con una mayor densidad de proceso (chips N2 nm de TSMC). La configuración de Intel, con ocho núcleos P y varios clusters de núcleos E, coincide con las dimensiones lógicas de un Zen 6 de 12 núcleos, pero ocupa considerablemente más espacio físico. La proporción de cuatro núcleos E a un núcleo P destaca la sustancial "gran" por defecto de una sola baldosa de Nova Lake.

El mayor tamaño se traduce en disparidades de costo. Para los consumidores, el tamaño del chip no es importante; sin embargo, para los fabricantes, influye en los rangos de costos de producción, el precio del producto y los plazos de disponibilidad. Si la medición de 150 mm² de computación para la versión bLLC es precisa, la posición de escritorio de Nova Lake se inclinará hacia la categoría de precio premium a menos que Intel logre un rendimiento significativo o avances en los nodos de proceso.

La pregunta fundamental para Nova Lake no es simplemente crear una caché más grande, sino si la escala de la caché puede compensar las desventajas de latencia bajo las cargas de juego actuales. La expansión de L3 aumenta las tasas de éxito sin alterar la longitud de la ruta de acceso. La integración planar evita la resistencia térmica del apilamiento, pero pierde los beneficios de ancho de banda de la estructura 3D. Se esperan datos reales para confirmar estos resultados.