インテルの次世代「Nova Lake」チップ: サイズの大幅拡大と性能のブレークスルー？
現在、新製品のギャップイヤーにおいて、Nova Lake-Sデスクトッププロセッサを取り巻くオンラインの話題が高まっています。この世代は "Core Ultra 400" のニックネームで登場する可能性があり、今年末か来年初めのリリースを予定しています。DIY市場はArrow Lakeのゲームパフォーマンスに批判的であり、特にレイテンシーとキャッシュ構造の問題に注目していました。Nova Lakeの中核的な変革は、これらの懸念に直接対処するようです。
最近の報告では、bLLC（big Last Level Cache）と呼ばれる設計が紹介されています。AMDの3D V-Cacheとは異なり、bLLCはスタック構造ではなく、コンピューティングタイルに直接統合されています。HXL（@9550pro）は簡単な比較を提供します。標準的なコンピューティングセルは約110平方ミリメートルを占めていますが、bLLCバージョンは約150平方ミリメートルに拡張されており、広範なキャッシュアレイに起因する大幅な増加を示しています。
L3キャッシュの物理的特性は、SRAMが本質的にスペースを消費するため、この領域拡張を必要とします。高容量キャッシュは、トランジスタ数とシリコン面積の両方を直接増加させます。スタックされたソリューションとは異なり、平面統合はキャッシュとコアが同じプロセスノードと配線層を共有することを意味し、熱密度と信号インテグリティに関する新しい考慮事項を提示します。110mm²のコンピューティングタイルは特に小さくありません。150mm²までスケールすると、1つのコンピューティングタイルはTiger LakeモバイルSoC全体に匹敵します。
この面積の増加はコストよりも影響を与える。タイルが大きいと、単一のチップが得られる確率が低下する。プロセス欠陥密度の進歩にもかかわらず、面積は依然として重要な危険因子です。ハイエンドモデルを上回るbLLCバージョンが優勢になれば、ウェハの利用率とパッケージングコストが大幅に上昇する可能性があります。Nova Lakeは、Foveros Advancedをマルチタイルパッケージングに活用し、SoCタイル、I/Oユニット、およびXe3P GPUユニットをコンピューティングユニットの上に積み重ねます。150mm²でも、計算タイルは方程式の一部に過ぎません。
キャッシュの拡張方向は特異ではない。噂によると、Nova Lakeは各Pコアペアに4MBのL2キャッシュを共有する可能性があるが、AMDのZen 6はシングルコアのL2を2MBに増やすと予測されている。どちらの戦略もL2キャッシュを拡張し、アクセス圧力を軽減することを目指していますが、ゲーム負荷はラストレベルキャッシュ容量とレイテンシーに敏感です。L3を3~4倍に拡張することで、インテルは本質的にレイテンシー改善のためにシリコン領域を交換しています。
対照的に、AMDのZen 6コンピューティングユニットは約76平方ミリメートルをカバーすると噂されており、コア数の増加とプロセス密度の増加（TSMCのN2nmチップ）を組み合わせている。8つのPコアと複数のEコアクラスターを備えたインテルの構成は、12コアZen 6の論理的寸法に一致するが、かなり多くの物理的なスペースを占有する。4つのEコアと1つのPコアの比率は、Nova Lakeの大幅な“大きな”シングルタイルデフォルトを強調しています。
大きさはコスト格差に変換されます。消費者にとってはチップサイズは重要ではありませんが、メーカーにとっては生産コストの範囲、製品価格、入手可能なタイムラインに影響を与えます。bLLCバージョンの150mm²のコンピューティングタイル測定が正確であれば、インテルが大きな歩留まりやプロセスノードのブレークスルーを達成しない限り、Nova Lakeのデスクトップのポジションはプレミアム価格カテゴリーに傾きます。
Nova Lakeの重要なクエリは、より大きなキャッシュを作成するだけでなく、現在のゲーム負荷下でのレイテンシーの欠点をキャッシュスケールで補償できるかどうかです。L3を拡張すると、アクセスパス長を変更せずにヒット率が向上します。平面積分は積層熱抵抗をバイパスするが、3D構造の帯域幅の利点を逃します。これらの結果を確認するための実世界のデータが待たれています。
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