Recentemente, surgiram as primeiras especificações do processador cliente Zen 6, revelando atualizações significativas, especialmente no tamanho do cache. A mudança mais marcante é o aumento na capacidade do 3D V-Cache, que se expandirá para 144 MB em uma configuração de CCD único e 288 MB em uma configuração de CCD duplo, representando uma duplicação direta da capacidade de cache em relação à geração Granite Ridge do Zen 5.

A estratégia da AMD permanece consistente, com o cIOD gerenciando memória e conectividade de periféricos, enquanto as funções de computação e cache são centralizadas dentro dos CCDs. As principais mudanças são observadas na densidade e tamanho das pilhas de cache. O Zen 5 X3D apresentava um limite de cache CCD único de 96MB e um limite CCD duplo de 192MB. Se esses números forem precisos, o Zen 6, mantendo o mesmo número de CCDs, aumenta a capacidade de cache e comprime ainda mais os caminhos de acesso à memória.

Entre os concorrentes, a Intel com o Nova Lake adota uma estratégia semelhante ao expandir o cache. Seu cache de último nível, implementado como bLLC, pode alcançar 144 MB para chips de computação simples e 288 MB para duplos. A Intel já utiliza o bLLC em seus processadores de servidor Clearwater Forest, posicionando o cache de alta capacidade como uma camada intermediária passiva sob os chips de computação ativos. Se essa estrutura for aplicada a produtos para o mercado consumidor, a distância física entre o cache e o núcleo diminuiria, mesmo que a custos de complexidade e fabricação maiores.

As informações de processo indicam que o CCD do Zen 6 usará o avançado processo N2P 2nm da TSMC, enquanto o cIOD continuará no nó N3P 3nm. Esta abordagem dá continuidade à estratégia da AMD de alocar componentes que demandam maior densidade de transistores e tempo sensível nos nós mais novos, enquanto utiliza processos maduros para E/S e interconexões. Esta alocação de nós ajuda a gerenciar os riscos de rendimento associados a grandes estruturas de cache.

O Zen 6 deve trazer várias novas extensões AVX-512, incluindo BMM, FP16, NE_CONVERT, IFMA e VNNI_INT8. Estas extensões, já comuns em servidores e computação acelerada, enfrentaram limitações de potência e largura de banda de memória em plataformas desktop. O aumento no tamanho do cache no chip pode mitigar essas restrições, permitindo mais processamento de dados intermediários localmente e reduzindo a necessidade de acessos frequentes à memória principal.

Em resumo, o processador Zen 6 destaca avanços de engenharia tangíveis: densidade de cache aumentada, camadas de empilhamento intrincadas e uma separação clara de processos. Embora essas atualizações não revolucionem a arquitetura geral do chip, elas estendem os limites do design nos aspectos de embalagem, térmica e gerenciamento de rendimento. O desafio não reside apenas na adição de mais núcleos, mas sim em garantir desempenho térmico e estabilidade à medida que a densidade do cache aumenta.