AMD veranstaltete vor kurzem die Konferenz „Advancing AI 2025“ in San Jose, Kalifornien, bei der CEO Dr. Lisa Su aufregende Zukunftspläne für die Rechenzentrum-Produktpalette des Unternehmens präsentierte. Die Veranstaltung hob die Roadmap von AMD hervor, die verkündete, dass die EPYC Venice-Prozessoren, basierend auf der Zen 6-Architektur mit bis zu 256 Kernen, ab 2026 verfügbar sein sollen. Zudem sollen die auf der Zen 7-Architektur basierenden EPYC Verano-Prozessoren und die Instinct MI500-Beschleuniger voraussichtlich 2027 auf den Markt kommen.

Der EPYC Venice-Prozessor, das Flaggschiff der sechsten EPYC-Generation von AMD, nutzt die fortschrittliche Zen 6-Mikroarchitektur und wird in der zweiten Jahreshälfte 2026 erwartet. Er wird in zwei Ausführungen angeboten: einer Standard-Zen 6-Ausführung und einer Zen 6C-Variante mit höherer Kerndichte. Das Standardmodell unterstützt bis zu 96 Kerne und 192 Threads mit bis zu 8 CCDs, während die Zen 6C-Version die Anzahl der Kerne auf 256 erhöht und gleichzeitige Verarbeitung von 512 Threads im selben 8-CCD-Design ermöglicht. Im Vergleich zur fünften Generation EPYC Turin (Zen 5C, bis zu 192 Kerne, 384 Threads, 12 CCDs) bietet Venice eine höhere Kern- und Threaddichte. Dieses Design ist Teil von AMDs Multi-Core-Strategie für Anwendungen in Cloud Computing, Hochleistungsrechnen und groß angelegter Datenanalyse.

Der Venice-Prozessor, der im 2-nm-Verfahren von TSMC gefertigt wird, weist im Vergleich zu seinen Vorgängern, die im 3- und 4-nm-Verfahren hergestellt wurden, eine verbesserte Transistordichte und Energieeffizienz auf. AMD kündigte an, dass Venice eine Speicherbandbreite von 1,6 TB/s erreichen wird, eine bedeutende Verbesserung im Vergleich zu den derzeitigen 614 GB/s, ermöglicht durch Unterstützung für 16- oder 12-Kanal-DDR5-Speicher sowie neue MR-DIMM- oder MCR-DIMM-Technologien. Zudem wird durch PCIe 6.0-Schnittstellen eine Verdopplung der Bandbreite zwischen CPU und GPU erwartet, wodurch bidirektionale Datenübertragungsraten von bis zu 128 GB pro Sekunde (ohne Kodierungskosten) möglich sind. Mit 128 PCIe-Lanes wird der Datendurchsatz erheblich erhöht, um Bandbreiten-intensive Anwendungen wie KI-Training und Inferenzanwendungen zu unterstützen. AMD prognostiziert zudem, dass Venice dank Architekturoptimierungen, Prozessfortschritten und erhöhter Kerndichte eine Leistungssteigerung von rund 70 % im Vergleich zum Vorgänger erzielen wird.

EPYC Venice wird die neuen SP7- und SP8-Sockel verwenden, wobei SP7 für High-End-Server mit höherem Leistungs- und Funktionsbedarf konzipiert ist und SP8 eine kosteneffiziente Lösung für Einstiegsserver bieten soll. Der Energieverbrauch von Venice wird voraussichtlich die 700-Watt-Spitze der aktuellen SP5-Sockel übersteigen und möglicherweise nahe oder über 1000 W liegen. Um diesen Leistungszuwachs zu bewältigen, könnte AMD fortschrittliche Kühllösungen implementieren, um die Systemstabilität zu gewährleisten.

Zusammen mit EPYC Venice wird die Instinct MI400-Beschleunigerreihe auf den Markt kommen, die für 2026 geplant ist. Diese Serie soll eine Rechenleistung von bis zu 40 PFLOPs liefern, was einer Verzehnfachung im Vergleich zur bestehenden MI350-Serie entspricht. Der MI400 verfügt über 432 GB HBM4-Speicher mit einer Bandbreite von 19,6 TB/s und ist der erste GPU-Beschleuniger, der HBM4 verwendet und damit die aktuellen HBM3-Lösungen deutlich übertrifft. Die hohen Bandbreiten- sowie niedrigen Latenzattributen von HBM4 machen es besonders attraktiv für Hyperscale-Sprachmodelle und generative KI-Anwendungen. AMD plant, EPYC Venice, Instinct MI400 und Vulcano FPGAs in Helios-Rechenzentrum-Racks zu integrieren, um eine konsistente KI- und Hochleistungs-Computing-Plattform zu entwickeln, die die Leistung und Skalierbarkeit auf Systemebene steigert.

Im Jahr 2027 plant AMD die Markteinführung des EPYC Verano Prozessors und der Instinct MI500-Beschleuniger-Serie. Der EPYC Verano wird voraussichtlich die Zen 7-Architektur nutzen, die vielversprechende Verbesserungen im Instruktionssatz, im Cache-Design und im Energieeffizienzverhältnis aufweisen soll. Obwohl Details zur Instinct MI500-Serie noch nicht bekannt sind, hat AMD angedeutet, dass die KI-Inferenzfunktionen erheblich gesteigert werden, um fortgeschrittene KI-Rack-Systeme zu unterstützen. Der MI500, der vermutlich das kommende A16-Verfahren von TSMC nutzt (die Serienproduktion soll bis Ende 2026 beginnen), wird auch mit einer Backside-Power-Technologie ausgestattet sein, um Energieverbrauch und Leistung zu optimieren.

Diese Roadmap unterstreicht den Trend der Rechenzentrumsbranche zu höherer Kerndichte, erhöhter Rechenleistung und verbesserter Speicherbandbreite. Mit den wachsenden Anforderungen durch KI-Workloads müssen Prozessoren in der Lage sein, große parallele Rechenaufgaben zu bewältigen, wobei Hochbandbreitenspeicher und schnelle Interconnect-Technologien als kritische Komponenten dienen. Die Kombination von EPYC Venice und MI400 soll ab 2026 im Bereich Cloud-Computing, wissenschaftliche Projekte und KI-Training überzeugen, während Verano und MI500 auch ab 2027 die technologischen Grenzen weiter ausreizen werden.

Aus wettbewerbsorientierter Sicht steht AMDs 256-Kern-EPYC Venice in direkter Konkurrenz zu Intels kommenden Xeon-Prozessoren, darunter Diamond Rapids und Clearwater Forest, die ebenfalls hohe Kernezahlen und fortschrittliche Architekturen bieten. Vor kurzem hat AMDs EPYC-Serie in Bezug auf Multi-Core-Leistung die Nase vorn, wobei EPYC Genoa (Zen 4, 96 Kerne) bereits den Intel Xeon Platinum 8380 um bis zu das Vierfache übertrifft. Das Debüt von Venice soll diese Lücke vergrößern, insbesondere in den Bereichen Cloud- und Hyperscale-Rechenzentren. Inzwischen haben ARM-basierte Prozessoren wie Amazons Graviton3 aufgrund ihrer Energieeffizienz an Bedeutung gewonnen, bleiben jedoch in der Leistungsfähigkeit im Hochleistungsrechnen hinter der x86-Architektur zurück. Durch die Erhöhung der Kernanzahl und die Verbesserung der Bandbreite festigt AMD seine Führungsposition im x86-Servermarkt.

Die Helios-Plattform von AMD, die Prozessoren, Beschleuniger und Netzwerkschnittstellenkarten wie die Vulcano 800 GbE NIC integriert, spiegelt die Vision von AMD für umfassende Rechenzentrumslösungen wider. Die Vulcano-NIC entspricht der UEC 1.0-Spezifikation und bietet bis zu 800 Gbit/s Netzwerkbandbreite, wodurch Datenengpässe effektiv reduziert und die Gesamteffizienz des Systems erhöht werden. Dieser umfassende Technologie-Stack stellt die Synergie zwischen Hardwarekomponenten sicher und bietet Kunden höhere Leistung bei reduzierten Gesamtbetriebskosten.

Technisch gesehen wird erwartet, dass die Zen 6-Architektur Innovationen im Cache-Design enthält, darunter möglicherweise einen größeren L3-Cache (bis zu 128 MB pro CCD) und einen überarbeiteten L2-Cache, um Latenzen zu minimieren und die Multi-Thread-Leistung zu verbessern. Darüber hinaus könnte AMD in Venice fortschrittliche Chip-Interconnect-Technologien wie TSMCs CoWoS-S oder InFO-LSI integrieren, um schnellere Inter-Chip-Kommunikation zu ermöglichen. Diese Entwicklungen erlauben eine effiziente Zusammenarbeit in Umgebungen mit hoher Kernanzahl, besonders bei Multi-Chip-Modul-Designs (MCM).

Die Serien EPYC Venice, Verano sowie Instinct MI400 und MI500 von AMD unterstreichen das unermüdliche Engagement für die Marktführerschaft im Rechenzentrum. Durch modernste Prozesse, erhöhte Kerndichte und optimierte Bandbreite deckt AMD die aktuellen Anforderungen an KI und Hochleistungsrechner ab und legt gleichzeitig den Grundstein für zukünftige Fortschritte. Der Launch von Venice und MI400 im Jahr 2026 wird einen signifikanten Leistungssprung markieren, während Verano und MI500 im Jahr 2027 die Grenzen von KI und Cloud-Computing weiter ausdehnen werden. Diese Innovationen werden Technik-Enthusiasten und Branchenbeteiligte gleichermaßen ansprechen.